(Crédito da imagem: TSMC)
Você pode pensar que processadores são relativamente pequenos, mas a TSMC está desenvolvendo uma versão de sua tecnologia CoWoS que permitirá que seus parceiros construam conjuntos multichiplets com retículos de 9,5 polegadas (7.885 mm²) e que usarão substratos de 120 x 150 mm (18.000 mm²), um pouco maiores que o tamanho de uma caixa de CD. A TSMC afirma que esses gigantes podem oferecer até 40 vezes o desempenho de um processador padrão.
Praticamente todos os processadores modernos de alto desempenho para data centers usam designs multichiplets e, à medida que as demandas por desempenho aumentam, os desenvolvedores querem integrar ainda mais silício em seus produtos.
Para atender à demanda, a TSMC está aprimorando seus recursos de encapsulamento para suportar conjuntos de chips significativamente maiores para computação de alto desempenho e aplicações de IA. Em seu Simpósio de Tecnologia Norte-Americano, a TSMC revelou seu novo roteiro 3DFabric, que visa escalar os tamanhos dos interposers muito além dos limites atuais.
(Crédito da imagem: TSMC)
Do grande ao enorme
Atualmente, a TSMC CoWoS oferece soluções de encapsulamento de chips que permitem tamanhos de interposer de até 2831 mm², aproximadamente 3,3 vezes maior que o limite de tamanho de retículo (fotomáscara) da empresa (858 mm² pelo padrão EUV, com a TSMC usando 830 mm²). Essa capacidade já é utilizada por produtos como os aceleradores Instinct MI300X da AMD e as GPUs B200 da Nvidia, que combinam dois grandes chiplets lógicos para computação com oito pilhas de memória HBM3 ou HBM3E. Mas isso não é suficiente para aplicações futuras.
(Crédito da imagem: TSMC)
Em algum momento no próximo ano, ou um pouco mais tarde, a TSMC planeja lançar a próxima geração de sua tecnologia de encapsulamento CoWoS-L, que suportará interpositores medindo até 4.719 mm², aproximadamente 5,5 vezes maior que a área de retículo padrão. O encapsulamento acomodará até 12 pilhas de memória de alta largura de banda e exigirá um substrato maior, medindo 100 x 100 mm (10.000 mm²). A empresa espera que as soluções construídas com essa geração de encapsulamento ofereçam mais de três vezes e meia o desempenho computacional dos projetos atuais. Embora essa solução possa ser suficiente para as GPUs Rubin da Nvidia com 12 pilhas HBM4, os processadores que oferecerão mais potência computacional exigirão ainda mais silício.
Olhando para o futuro, a TSMC pretende escalar essa abordagem de encapsulamento de forma ainda mais agressiva. A empresa planeja oferecer interpositores com uma área de até 7.885 mm², aproximadamente 9,5 vezes o limite da fotomáscara, montados em um substrato de 120 x 150 mm (para fins de contexto, uma caixa de CD padrão mede aproximadamente 142 x 125 mm).
Isso representa um aumento em relação ao conjunto multichiplet com retículo 8x em um substrato de 120 x 120 mm apresentado pela TSMC no ano passado, e esse aumento provavelmente reflete as solicitações dos clientes da fundição. Espera-se que tal encapsulamento suporte quatro chips integrados em sistemas 3D empilhados (SoICs, por exemplo, um chip N2/A16 empilhado sobre um chip lógico N3), doze pilhas de memória HBM4 e chips de entrada/saída adicionais (chips de E/S).
(Crédito da imagem: TSMC)
No entanto, a TSMC tem clientes que exigem desempenho extremo e estão dispostos a pagar por isso. Para eles, a TSMC oferece sua tecnologia System-on-Wafer (SoW-X), que permite integração em nível de wafer. Por enquanto, apenas Cerebras e Tesla usam integração em nível de wafer para seus processadores WFE e Dojo para IA, mas a TSMC acredita que haverá clientes além dessas duas empresas com requisitos semelhantes.
Entrega de energia
Sem dúvida, processadores com tamanho de retículo 9,5 ou wafer são difíceis de construir e montar. Mas essas soluções multichiplet exigem fornecimento de energia de alta corrente na faixa de quilowatts, e isso está se tornando mais difícil para fabricantes de servidores e desenvolvedores de chips, por isso precisa ser abordado no nível do sistema. Em seu Simpósio de Tecnologia de 2025, a TSMC delineou uma estratégia de fornecimento de energia projetada para permitir um fornecimento de energia eficiente e escalável na faixa de quilowatts.
(Crédito da imagem: TSMC)
Para atender aos requisitos de potência de processadores com classe de quilowatts, a TSMC quer integrar CIs monolíticos de gerenciamento de energia (PMICs) com TSVs fabricados com a tecnologia N16 FinFET da TSMC e indutores on-wafer diretamente em encapsulamentos CoWoS-L com interpositores RDL, permitindo o roteamento de energia através do próprio substrato. Isso reduz a distância entre as fontes de energia e os chips ativos, diminuindo a resistência parasitária e melhorando a integridade da energia em todo o sistema.
(Crédito da imagem: TSMC)
A TSMC afirma que seu PMIC baseado em N16 pode facilmente lidar com o controle de tensão de granularidade fina para escalonamento dinâmico de tensão (DVS) nos níveis de corrente necessários, alcançando uma densidade de fornecimento de energia até cinco vezes maior em comparação com as abordagens convencionais. Além disso, capacitores de vala profunda (eDTC/DTC) incorporados, construídos diretamente no interposer ou no substrato de silício, fornecem desacoplamento de alta densidade (até 2.500 nF/mm²) para melhorar a estabilidade de energia, filtrando flutuações de tensão próximas à matriz e garantindo uma operação confiável mesmo sob rápidas mudanças na carga de trabalho. Essa abordagem incorporada permite um DVS eficaz e uma resposta transitória aprimorada, ambos essenciais para o gerenciamento da eficiência energética em projetos complexos, com múltiplos núcleos ou matrizes.
Em geral, a abordagem de fornecimento de energia da TSMC reflete uma mudança em direção à co-otimização no nível do sistema, onde o fornecimento de energia ao silício é tratado como parte integrante do silício, do encapsulamento e do design do sistema, não como um recurso separado de cada componente.
Fator de forma e resfriamento
A mudança para tamanhos de interposer muito maiores terá consequências para o projeto do sistema, particularmente em termos de formatos de encapsulamento. O substrato planejado de 100×100 mm está próximo dos limites físicos do formato OAM 2.0, que mede 102×165 mm. O substrato subsequente de 120×150 mm excederá essas dimensões, provavelmente exigindo novos padrões para encapsulamento de módulos e layout de placas para acomodar o tamanho aumentado.
Além das restrições físicas e do consumo de energia, esses enormes SiPs multichiplets geram uma quantidade enorme de calor. Para resolver isso, os fabricantes de hardware já estão explorando métodos avançados de resfriamento, incluindo resfriamento líquido direto (uma tecnologia já adotada pela Nvidia para seus designs GB200/GB300 NVL72) e tecnologias de resfriamento por imersão, para lidar com as cargas térmicas associadas a processadores multiquilowatts. No entanto, a TSMC não consegue resolver esse problema no nível do chip ou do SiP — pelo menos por enquanto.
Fonte: tomshardware
