A Intel superou um grande desafio que levará à criação de chips hipergrandes, com tamanho superior a 12 vezes o da retícula, por meio de tecnologias avançadas de encapsulamento.
Os chips modernos não dependem de uma única peça de silício, mas sim utilizam uma série de chips de silício interconectados por meio das mais recentes soluções de encapsulamento. A terminologia usada para esses designs é chiplets, e os chiplets foram criados para superar os gargalos de escalabilidade e a crescente demanda por poder computacional.
Nas instalações da Intel em Rio Rancho, Novo México, tecnologias avançadas de encapsulamento estão expandindo o "limite de retículo" — ampliando os encapsulamentos para 8 vezes o padrão da indústria atualmente e mais de 12 vezes até 2028.
Ultrapassamos a era de um único chip grande e passamos a utilizar um sistema de chips, quase como um "mosaico de silício", onde peças especializadas são interconectadas em um único pacote gigantesco.
“Na década de 1980, esta fábrica era líder na produção de wafers de 6 polegadas. Agora, mais de 40 anos depois, a situação se inverteu e esta fábrica é líder nos Estados Unidos em embalagens avançadas”, explica Katie Prouty, gerente da Fab 9, unidade de embalagens avançadas da Intel, no Novo México.
Mas as tecnologias de encapsulamento atuais também têm suas próprias limitações quanto ao número de chiplets que podem ser acomodados em um único encapsulamento. Para superar essas limitações, as empresas de semicondutores estão trabalhando em diversas novas soluções, e a Intel está na vanguarda desse segmento com suas próprias soluções avançadas de encapsulamento, com tecnologias como EMIB e Foveros . Essas tecnologias permitem a criação de chips que oferecem maior desempenho computacional por meio de designs maiores, flexíveis, escaláveis e econômicos.
As tecnologias avançadas de embalagem da Intel são verdadeiramente "avançadas".
Agora, a Intel está dando um passo adiante no desenvolvimento do que chama de encapsulamentos de formato hipergrande (HLFF). Esses encapsulamentos de chips ultragrandes medirão 240 mm x 240 mm, atingindo um tamanho de retículo 24 vezes maior do que qualquer coisa vista até agora na indústria, com exceção dos encapsulamentos em nível de painel.
Fonte da imagem: Intel
Para alcançar esse objetivo, a equipe de pesquisa e a equipe de engenharia da Intel desenvolveram inovações em materiais e processos para permitir o encapsulamento confiável nessas escalas maiores. Alguns dos principais desafios para a obtenção de encapsulamentos tão grandes incluem:
Transmissão de dados com rapidez suficiente. Dentro do encapsulamento, as pontes EMIB-T com camadas metálicas mais finas que 2 micrômetros (µm) permitem as velocidades de 64 Gb/s por canal exigidas pelas cargas de trabalho de IA para conexões chip-a-chip e chip-a-memória. Para a comunicação fora do encapsulamento, a pesquisa avalia conectores de cabo de cobre e componentes ópticos co-embalados como as principais abordagens para atingir a próxima meta de velocidade projetada pela indústria para comunicação fora do encapsulamento, de 448 Gb/s.
Fornecimento eficiente de energia. O roteamento de energia a partir das bordas do encapsulamento torna-se cada vez mais ineficiente na escala HLFF. A pesquisa propõe a incorporação de capacitores de silício dentro do substrato e diretamente abaixo dos chips, fornecendo até 1 milifarad (mF) de armazenamento de energia local por área total do chip. Mover os reguladores de tensão para dentro ou para cima do encapsulamento também permite que eles respondam mais rapidamente às mudanças na demanda de energia do chip.
Aumentando a redundância para otimizar o rendimento. A equipe propõe adicionar canais de comunicação de reserva juntamente com os canais ativos. A adição de apenas três a quatro canais de reserva a cada grupo de 64 eleva o rendimento do pacote de cerca de 97% para mais de 99%. Em escala HLFF, essa diferença é fundamental para tornar os produtos economicamente viáveis para fabricação.
Mantendo a embalagem plana. A equipe de pesquisa modelou a deformação espontânea de até 7 mm à temperatura ambiente, o suficiente para interromper as conexões elétricas e o contato térmico. A solução proposta combina anéis de reforço espessos, substratos de núcleo de vidro de baixa expansão e um processo de soldagem com múltiplas esferas. Durante a operação, pressionar o hardware de resfriamento com uma força acima de aproximadamente 4.500 newtons (N) ajuda a manter a embalagem praticamente plana.
Gerenciamento de calor em escala de quilowatts. Espera-se que os encapsulamentos HLFF operem com uma potência total de 15 a 25 quilowatts (kW), com pontos quentes localizados que exigem resfriamento agressivo. Em vez de uma grande placa fria, a pesquisa propõe uma arquitetura de resfriamento modular baseada em células, com zonas térmicas controladas independentemente e sensores integrados, projetada para escalar além de 5 kW de resfriamento por módulo.
Um desafio ainda maior foi o encapsulamento, que consiste em selar o chip com uma camada protetora, mas, à medida que os tamanhos dos chips e das embalagens aumentam, isso se torna mais difícil. O material de preenchimento flui e sela as junções entre os chips e o substrato. A razão pela qual esse processo é mais difícil em escalas maiores é que o selante precisa percorrer uma distância maior.
Intel encontra solução para encapsulamento de chips, possibilitando designs de "embalagem avançada" hiperdimensionados.
Atualmente, a distância máxima que o material de preenchimento pode percorrer é de cerca de 43 mm com EMIB e 22 mm com designs de encapsulamento padrão. Mas quando se trata de escalas de retículo de 5x a 10x, o material de preenchimento precisa alcançar distâncias muito maiores. Essas distâncias também aumentam a resistência, dificultando a remoção de bolhas de ar e espaços vazios.
Fonte da imagem: Intel
A Intel Foundry desenvolveu uma solução para esse problema de encapsulamento por meio de "três alavancas coordenadas: material, estratégia de dispensação e cura".
O primeiro passo é usar um material de preenchimento otimizado que equilibre fluidez e confiabilidade. A viscosidade é reduzida para que o material possa fluir por uma distância maior. A Intel desenvolveu um teste de fluxo direto em veículos de embalagem representativos para identificar formulações que prolonguem o fluxo sem sacrificar a integridade mecânica.
O segundo passo foi redesenhar a estratégia de dispensação, passando a utilizar uma aplicação multiponto em vez da dispensação pelas bordas. Isso melhora a cobertura e reduz a distância efetiva de fluxo.
Por fim, o processo de cura foi ajustado para eliminar defeitos que ocorrem após a dispensação. A Intel utiliza condições de cura otimizadas para eliminar vazios, o que resulta em encapsulamentos com designs "sem vazios".
Fonte da imagem: Intel
Chips hipergigantes deixam de ser apenas um conceito, já que Rio Rancho está pronta para fabricar os chips mais avançados do mundo.
Com tudo isso, a Intel conseguiu validar diversos encapsulamentos alinhados com suas arquiteturas de chip HLFF (Hyper-Large Form Factor). Isso inclui um encapsulamento baseado em EMIB com tamanho superior a 5 vezes o da retícula. O chip abrigava 18 dies, incluindo 12 locais para HBM, e alcançou encapsulamento sem vazios em distâncias de fluxo de até 40 mm.
A Intel também validou um pacote EMIB em mosaico maior, com resolução superior a 7x, obtendo resultados sem vazios. Utilizando a solução de encapsulamento 3D Foveros, o encapsulamento sem vazios foi alcançado com sucesso em escalas de retículo de 2x e 4x, e a versão de 2x passou nos "testes completos de confiabilidade".
À medida que a Intel continua a acelerar suas soluções avançadas de encapsulamento, a empresa seguirá expandindo o encapsulamento para além de 7 vezes o tamanho da retícula, com o roteiro prevendo escalabilidade para além de 12 vezes a retícula em curto prazo e encapsulamentos em nível de painel levando a capacidades superiores a 50 vezes a retícula.
A Intel e a TSMC estão investindo pesado no segmento de encapsulamento em nível de painel , com os substratos de vidro da Rio Rancho sendo um fator chave para a produção de chips hipergrandes, que proporcionarão um aumento sem precedentes no desempenho computacional, além de oferecer eficiência de classe mundial em grande escala.
Fonte: wccftech
