A AMD está preparando dois importantes processadores de segmento de cliente equipados com a microarquitetura "Zen 6" de próxima geração, de acordo com um novo relatório sensacional da Moore's Law is Dead. Estes são o processador móvel "Medusa Point" e o desktop "Olympic Ridge". O primeiro é um BGA aproximadamente do tamanho e altura Z do atual "Strix Point", mas o último está sendo projetado para o Socket AM5 existente, tornando-o a terceira (e provavelmente a última) microarquitetura a fazê-lo. Se você se lembra, o Socket AM4 serviu três gerações do Zen, sem contar o "Zen+" atualizado. No centro do esforço está um novo chip complexo de CPU (CCD) que a AMD planeja usar em sua linha de clientes e servidores.
O CCD de desempenho "Zen 6" está sendo projetado para um nó de classe de 3 nm, provavelmente o TSMC N3E. Este nó promete um aumento significativo na densidade do transistor, potência e melhorias na velocidade do clock em relação ao nó TSMC N4P atual que está sendo usado para construir o CCD "Zen 5". É aqui que fica interessante. O CCD contém doze núcleos "Zen 6" de tamanho normal, marcando o primeiro aumento na contagem de núcleos dos núcleos de desempenho da AMD desde seu primeiro CCD "Zen". Todos esses 12 núcleos são parte de um único complexo de núcleos de CPU (CCX) e compartilham um cache L3 comum. Pode haver um aumento proporcional no tamanho do cache para 48 MB. A AMD também deve melhorar a maneira como os CCDs se comunicam com o dado de E/S e entre si.
Voltando até a série Ryzen 3000 "Matisse", os dois CCDs no processador de desktop cliente tinham links Infinity Fabric para o chip de E/S, mas nenhuma interconexão direta de alta largura de banda entre os dois CCDs. Para que os threads migrem entre os núcleos dos dois CCDs, eles teriam que fazer uma viagem de ida e volta pela memória principal. A AMD está tentando resolver isso com a introdução de uma nova conexão de ponte de baixa latência entre os dois CCDs. Se o objetivo é permitir que os threads migrem perfeitamente entre os núcleos dos dois CCDs, cortando viagens de ida e volta para a memória principal, então o propósito dessa interconexão de ponte é estabelecer coerência de cache entre os dois CCDs. Isso reduziria muito a latência entre núcleos.
É aqui que as coisas ficam muito interessantes. Aparentemente, o processador móvel "Medusa Point" é baseado em chiplet e usará um único chiplet "Zen 6" de 12 núcleos, com um grande chip de E/S de cliente móvel construído em um nó mais antigo, provavelmente o N4P. Este cIOD móvel conterá uma iGPU atualizada que é alimentada pela arquitetura gráfica RDNA 4 mais recente. Ele também conterá os controladores de memória do chip e uma NPU atualizada. Esperamos que a AMD trabalhe para aumentar o número de pistas PCIe colocadas por este die de E/S, ou pelo menos atualizá-lo para PCIe Gen 5. As imagens mostram pequenas estruturas retangulares no die de E/S do cliente móvel, causando algumas especulações de que é algum tipo de ilha CCX de baixa potência com núcleos "Zen 6c", embora o MLID ponha fim a isso dizendo que esses são processadores de grupo de trabalho (WGPs) da iGPU. Há oito deles e um grande bloco de cache L2, o que parece confirmar que a iGPU é baseada na arquitetura gráfica RDNA 4 e tem 16 unidades de computação (CU).
Como a AMD está usando o mesmo CCD para "Medusa Point" que o processador de desktop "Olympic Ridge", você pode esperar variantes do "Medusa Point" com 3D V-Cache. Espera-se que a tecnologia 3D V-Cache seja implementada no "Zen 6" da mesma forma que no "Zen 5", com um empilhamento invertido — 3D V-Cache die (L3D) abaixo, com CCD em cima.
Dado o aumento na contagem de núcleos da CPU, especialmente com o "Olympic Ridge" chegando a 24 núcleos com dois CCDs, e a interconexão de ponte inter-CCD para coerência de cache, a AMD vai precisar de um novo cliente I/O die para desktop. Já discutimos isso em artigos mais antigos . Espera-se que o novo cIOD seja construído no nó de fundição Samsung 4LPP (4 nm EUV), que oferece melhorias em relação ao nó TSMC N6 DUV no qual o cIOD atual está sendo construído. Uma área-chave de foco para a AMD serão os controladores de memória, que serão atualizados para suportar velocidades de memória DDR5 mais altas usando tecnologias como CKD. Atualmente, você pode usar um processador "Granite Ridge" com velocidades de memória de até DDR5-8000, mas usando um divisor de clock 1:2 entre FCLK e MCLK, com velocidades 1:1 limitadas a cerca de DDR5-6400.Os novos controladores de memória tentarão aumentar as velocidades em 1:1 e desbloquear velocidades acima de 10.000 MT/s com 1:2.
Depois, há a questão da aceleração de IA, e o novo cIOD apresentará à AMD a oportunidade de implementar pelo menos uma NPU XDNA 2 de classe 50 TOPS. A Intel recebeu críticas por dar aos seus processadores "Arrow Lake" uma NPU de classe 16 TOPS que não atende aos requisitos do Copilot+, e a empresa provavelmente está trabalhando para consertar isso em "Panther Lake", então se a AMD decidir implementar uma NPU no cIOD para "Olympic Ridge", prevemos que será pelo menos de classe 50 TOPS.
Fonte: techpowerup
