Em um novo estudo, a AMD explora maneiras de empilhar o cache L2 em seus futuros chips, oferecendo latência semelhante ou melhor.
Cache virtual 3D, mas para o nível 2: a AMD explora a integração de caches L2 empilhadas, além do L3, em chips futuros.
A AMD publicou um interessante artigo de pesquisa intitulado "Balanced Latency Stacked Cache" com o número de pedido de patente " US20260003794A1 ". Neste artigo, a AMD divulga técnicas para um cache empilhado com latência balanceada, onde um sistema de cache empilhado inclui um primeiro chip de cache e pelo menos um segundo chip de cache em uma orientação empilhada com o primeiro chip de cache.
Sabemos que a AMD já oferece cache empilhado na forma do 3D V-Cache, que emprega uma camada adicional de cache L3, seja acima ou abaixo dos seus chiplets de computação principais. A primeira geração do 3D V-Cache era empilhada acima dos chiplets de computação Zen , enquanto a segunda geração viu a pilha ser posicionada abaixo do chiplet de computação . Essas abordagens são bastante semelhantes em seus princípios, pois ambas utilizam uma camada de cache empilhada.
A solução 3D V-Cache ou X3D da AMD tem sido usada em chips que vão desde a série "Ryzen" para clientes até os processadores de ponta para data centers, como a linha "EPYC" . Enquanto a AMD continua a desenvolver suas tecnologias L3 3D V-Cache, a empresa está explorando novas maneiras de empilhar caches adicionais. A patente indica que os empilhamentos L2 serão o próximo passo da equipe vermelha.
Fonte da imagem: Patente da AMD
Para seu design de cache L2 empilhado, a AMD utiliza um exemplo ilustrativo, mostrando um chip base conectado a um chip de computação e a um chip de cache, e, em seguida, um terceiro chip de computação e cache é adicionado sobre ele. Este exemplo utiliza um módulo de cache com quatro regiões de 512 KB, totalizando 2 MB de cache L2, e um CCC (Circuito de Controle de Cache). Este complexo de cache L2 pode ser expandido conforme a necessidade, com até 4 MB demonstrados no diagrama de blocos.
Fonte da imagem: Patente da AMD
A abordagem de empilhamento utiliza o mesmo princípio do V-Cache 3D de fixação das pilhas L2/L3 ao chip base e aos complexos de computação por meio de vias de silício, configuradas verticalmente no centro do sistema de cache empilhado, que compreende um primeiro chip de cache e um segundo chip de cache. O CCC controla as entradas e saídas de dados.
No artigo, a AMD usa como exemplo configurações de cache L2 plana de 1 MB e 2 MB. Afirma que um cache L2M de 1 MB tem uma latência típica de 14 ciclos em uma configuração plana, enquanto um cache L2M empilhado de 1 MB tem uma latência de 12 ciclos. Isso demonstra que o cache L2 empilhado não só oferece capacidades maiores, como também pode alcançar latência de ciclo semelhante ou melhor do que as abordagens planas típicas.
Fonte da imagem: Patente da AMD
Em relação às técnicas descritas, a configuração do sistema de cache empilhado reduz a latência de resposta ao acessar o cache empilhado e também proporciona economia de energia. O sistema de cache empilhado melhora o desempenho da transferência de dados e apresenta menor latência do que um cache planar convencional construído em um único chip. Notavelmente, as vias de conexão são roteadas para dentro e para fora do centro do sistema de cache empilhado. Isso evita a adição de estágios de fio (também chamados aqui de estágios de canal), como em um cache planar convencional, para rotear dados por uma parte do cache para alcançar uma porção do cache que está mais distante das entradas/saídas de dados.
Nas técnicas descritas, as vias de conexão roteadas no centro do sistema de cache empilhado criam latências balanceadas (ou idênticas) entre as duas metades do sistema de cache empilhado no chip empilhado (por exemplo, entre o primeiro chip de cache e o segundo chip de cache, pelo menos). Por exemplo, um cache L2M planar convencional de 1 MB tem uma latência de 14 ciclos, enquanto um cache L2M empilhado de 1 MB implementado usando as técnicas descritas tem apenas uma latência de 12 ciclos. Isso permite a implementação de um cache empilhado maior do que um cache planar típico, mantendo a mesma latência ou até mesmo uma latência melhor .
Assim, os aspectos descritos do cache empilhado com latência balanceada proporcionam menor latência para uma solicitação de acesso e os dados são retornados do cache mais rapidamente. Há também economia de energia devido à necessidade de processar uma solicitação de acesso em menos ciclos, o que significa que um cache L2, por exemplo, não fica ligado por tanto tempo. Além disso, há economia de energia na transição mais rápida do estado ativo para o estado ocioso do cache. Adicionalmente, o comprimento dos fios no chip do cache é menor, o que resulta em menor capacitância e também conserva energia. Há também menor carga de sinal, pois os sinais percorrem apenas metade da distância entre uma solicitação de acesso e o retorno dos dados. Consequentemente, há menos geração de calor devido à economia de energia, à menor capacitância e à menor distância percorrida pelos sinais .
E não se trata apenas de menor latência; a AMD também revela que o cache L2 empilhado proporciona economia de energia. Ainda vai demorar um pouco para vermos caches L2 empilhados em ação em chips reais, mas, assim como o cache V-Cache 3D L3 empilhado, há bons motivos para acreditar que o veremos integrado em futuros chips da AMD, sejam CPUs ou GPUs. Resta saber.
Fonte: wccftech
